Introduktion til PCIe 5.0-specifikationer

• Introduktion til PCIe 5.0-specifikationer

PCIe 4.0-specifikationen blev færdig i 2017, men den blev ikke understøttet af forbrugerplatforme før AMDs 7nm Rydragon 3000-serie, og tidligere brugte kun produkter som supercomputing, højhastighedslagring i virksomhedsklassen og netværksenheder PCIe 4.0-teknologi. Selvom PCIe 4.0 teknologi endnu ikke er blevet anvendt i stor skala, har PCI-SIG organisationen længe udviklet en hurtigere PCIe 5.0, signalhastigheden er fordoblet fra de nuværende 16GT/s til 32GT/s, båndbredden kan nå op på 128GB/ s, og version 0.9/1.0-specifikationen er afsluttet. v0.7 versionen af ​​PCIe 6.0 standardteksten er blevet sendt til medlemmerne, og udviklingen af ​​standarden er på vej. Pin-hastigheden for PCIe 6.0 er blevet øget til 64 GT/s, hvilket er 8 gange PCIe 3.0, og båndbredden i x16-kanaler kan være større end 256 GB/s. Med andre ord kræver den nuværende hastighed af PCIe 3.0 x8 kun én PCIe 6.0-kanal for at opnå. Hvad angår v0.7, har PCIe 6.0 opnået de fleste af de oprindeligt annoncerede funktioner, men strømforbruget er stadig forbedretd, og standarden har for nylig introduceret L0p-effektkonfigurationsudstyret. Selvfølgelig, efter meddelelsen i 2021, kan PCIe 6.0 tidligst være kommercielt tilgængelig i 2023 eller 2024. For eksempel blev PCIe 5.0 godkendt i 2019, og det er først nu, der er ansøgningssager

Sammenlignet med de tidligere standardspecifikationer kom PCIe 4.0-specifikationerne relativt sent. PCIe 3.0-specifikationer blev introduceret i 2010, 7 år efter introduktionen af ​​PCIe 4.0, så levetiden for PCIe 4.0-specifikationer kan være kort. Især er nogle leverandører begyndt at designe PCIe 5.0 PHY fysiske lag-enheder.

PCI-SIG-organisationen forventer, at de to standarder vil eksistere side om side i nogen tid, og PCIe 5.0 bruges hovedsageligt til højtydende enheder med højere gennemløbskrav, såsom Gpus til AI, netværksenheder og så videre, hvilket betyder, at PCIe 5.0 er mere tilbøjelige til at blive vist i datacenter-, netværks- og HPC-miljøer. Enheder med mindre båndbreddekrav, såsom desktops, kan bruge PCIe 4.0.

For PCIe 5.0 er signalhastigheden blevet øget fra PCIe 4.0's 16GT/s til 32GT/s, stadig ved at bruge 128/130-kodning, og x16-båndbredden er øget fra 64GB/s til 128GB/s.

Ud over at fordoble båndbredden bringer PCIe 5.0 andre ændringer, der ændrer det elektriske design for at forbedre signalintegriteten, bagudkompatibiliteten med PCIe og mere. Derudover er PCIe 5.0 designet med nye standarder, der reducerer latens og signaldæmpning over lange afstande.

PCI-SIG-organisationen forventer at færdiggøre 1.0-versionen af ​​specifikationen i Q1 i år, men de kan udvikle standarder, men de kan ikke styre, hvornår terminalenheden introduceres på markedet, og det forventes, at den første PCIe 5.0 enheder vil debutere i år, og flere produkter vil dukke op i 2020. Behovet for højere hastigheder fik imidlertid standardkroppen til at definere den næste generation af PCI Express. Målet med PCIe 5.0 er at øge standardens hastighed på kortest mulig tid. Derfor er PCIe 5.0 designet til blot at øge hastigheden til PCIe 4.0-standarden uden andre væsentlige nye funktioner.

For eksempel understøtter PCIe 5.0 ikke PAM 4-signaler og inkluderer kun de nye funktioner, der er nødvendige for at gøre det muligt for PCIe-standarden at understøtte 32 GT/s på kortest mulig tid.

Hardware udfordringer

Den største udfordring ved at forberede et produkt til at understøtte PCI Express 5.0 vil være relateret til kanallængde. Jo hurtigere signalhastigheden er, desto højere er bærefrekvensen for signalet, der transmitteres gennem PC-kortet. To typer fysiske skader begrænser, i hvilket omfang ingeniører kan udbrede PCIe-signaler:

· 1. Dæmpning af kanal

· 2. Refleksioner, der opstår i kanalen på grund af impedansdiskontinuiteter i stifter, konnektorer, gennemgående huller og andre strukturer.

PCIe 5.0-specifikationen bruger kanaler med -36dB dæmpning ved 16 GHz. Frekvensen 16 GHz repræsenterer Nyquist-frekvensen for 32 GT/s digitale signaler. For eksempel, når PCIe5.0-signalet starter, kan det have en typisk peak-to-peak-spænding på 800 mV. Men efter at have passeret gennem den anbefalede -36dB kanal, går enhver lighed med et åbent øje tabt. Kun ved at anvende senderbaseret udligning (de-accentuering) og modtagerudligning (en kombination af CTLE og DFE) kan PCIe5.0-signalet passere gennem systemkanalen og fortolkes nøjagtigt af modtageren. Den mindste forventede øjenhøjde for et PCIe 5.0-signal er 10mV (efterudligning). Selv med en næsten perfekt lav-jitter-sender reducerer betydelig dæmpning af kanalen signalamplituden til det punkt, hvor enhver anden type signalskade forårsaget af refleksion og krydstale kan lukkes for at genoprette øjet.