Introduktion til PCIe 5.0-specifikationer

• Introduktion til PCIe 5.0-specifikationer

PCIe 4.0-specifikationen blev færdiggjort i 2017, men den blev ikke understøttet af forbrugerplatforme før AMDs 7nm Rydragon 3000-serie, og tidligere var det kun produkter som supercomputere, højhastighedslagring i virksomhedsklassen og netværksenheder, der brugte PCIe 4.0-teknologi. Selvom PCIe 4.0-teknologi endnu ikke er blevet anvendt i stor skala, har PCI-SIG-organisationen længe udviklet en hurtigere PCIe 5.0, signalhastigheden er fordoblet fra de nuværende 16GT/s til 32GT/s, båndbredden kan nå 128GB/s, og version 0.9/1.0-specifikationen er færdiggjort. v0.7-versionen af PCIe 6.0-standardteksten er blevet sendt til medlemmer, og udviklingen af standarden er på rette spor. Pin-hastigheden for PCIe 6.0 er blevet øget til 64 GT/s, hvilket er 8 gange så høj som PCIe 3.0, og båndbredden i x16-kanaler kan være større end 256GB/s. Med andre ord kræver den nuværende hastighed på PCIe 3.0 x8 kun én PCIe 6.0-kanal for at opnå den. Hvad angår v0.7, har PCIe 6.0 opnået de fleste af de oprindeligt annoncerede funktioner, men strømforbruget er yderligere forbedret.d, og standarden har for nylig introduceret L0p-strømkonfigurationsudstyret. Efter annonceringen i 2021 kan PCIe 6.0 naturligvis tidligst være kommercielt tilgængelig i 2023 eller 2024. For eksempel blev PCIe 5.0 godkendt i 2019, og det er først nu, at der er anvendelsessager.

Sammenlignet med de tidligere standardspecifikationer kom PCIe 4.0-specifikationerne relativt sent. PCIe 3.0-specifikationerne blev introduceret i 2010, 7 år efter introduktionen af PCIe 4.0, så levetiden for PCIe 4.0-specifikationerne kan være kort. Især er nogle leverandører begyndt at designe PCIe 5.0 PHY fysiske lagenheder.

PCI-SIG-organisationen forventer, at de to standarder vil sameksistere i nogen tid, og PCIe 5.0 bruges primært til højtydende enheder med højere kapacitetskrav, såsom GPU'er til AI, netværksenheder osv., hvilket betyder, at PCIe 5.0 er mere tilbøjelig til at optræde i datacenter-, netværks- og HPC-miljøer. Enheder med lavere båndbreddekrav, såsom stationære computere, kan bruge PCIe 4.0.

For PCIe 5.0 er signalhastigheden blevet øget fra PCIe 4.0's 16GT/s til 32GT/s, stadig med brug af 128/130-kodning, og x16-båndbredden er blevet øget fra 64GB/s til 128GB/s.

Udover at fordoble båndbredden bringer PCIe 5.0 andre ændringer, herunder ændringer i det elektriske design for at forbedre signalintegriteten, bagudkompatibilitet med PCIe og mere. Derudover er PCIe 5.0 designet med nye standarder, der reducerer latenstid og signaldæmpning over lange afstande.

PCI-SIG-organisationen forventer at færdiggøre version 1.0 af specifikationen i 1. kvartal i år, men de kan udvikle standarder, men de kan ikke kontrollere, hvornår terminalenheden introduceres på markedet, og det forventes, at de første PCIe 5.0-enheder vil debutere i år, og flere produkter vil dukke op i 2020. Behovet for højere hastigheder fik dog standardiseringsorganet til at definere den næste generation af PCI Express. Målet med PCIe 5.0 er at øge standardens hastighed på kortest mulig tid. Derfor er PCIe 5.0 designet til blot at øge hastigheden til PCIe 4.0-standarden uden andre væsentlige nye funktioner.

For eksempel understøtter PCIe 5.0 ikke PAM 4-signaler og inkluderer kun de nye funktioner, der er nødvendige for at PCIe-standarden kan understøtte 32 GT/s på kortest mulig tid.

Hardwareudfordringer

Den største udfordring ved at forberede et produkt til at understøtte PCI Express 5.0 vil være relateret til kanallængden. Jo hurtigere signalhastigheden er, desto højere er bærefrekvensen for det signal, der transmitteres gennem printkortet. To typer fysisk skade begrænser det omfang, i hvilket ingeniører kan udbrede PCIe-signaler:

· 1. Dæmpning af kanal

· 2. Reflektioner, der opstår i kanalen på grund af impedansdiskontinuiteter i ben, stik, gennemgående huller og andre strukturer.

PCIe 5.0-specifikationen bruger kanaler med -36dB dæmpning ved 16 GHz. Frekvensen 16 GHz repræsenterer Nyquist-frekvensen for 32 GT/s digitale signaler. For eksempel, når PCIe5.0-signalet starter, kan det have en typisk peak-to-peak-spænding på 800 mV. Men efter at have passeret gennem den anbefalede -36dB-kanal går enhver lighed med et åbent øje tabt. Kun ved at anvende senderbaseret equalisering (de-accentuering) og modtager-equalisering (en kombination af CTLE og DFE) kan PCIe5.0-signalet passere gennem systemkanalen og fortolkes nøjagtigt af modtageren. Den minimale forventede øjenhøjde for et PCIe 5.0-signal er 10mV (efter equalisering). Selv med en næsten perfekt sender med lav jitter reducerer betydelig dæmpning af kanalen signalamplituden til det punkt, hvor enhver anden type signalskade forårsaget af refleksion og krydstale kan lukkes for at genoprette øjet.