PCI-SIG-organisationen har annonceret den officielle udgivelse af PCIe 6.0-specifikationsstandarden v1.0 og erklærer dermed færdiggørelsen.
I tråd med konventionen fortsætter båndbreddehastigheden med at fordobles, op til 128 GB/s (unidirektionel) ved x16, og da PCIe-teknologi tillader fuld duplex tovejs datastrøm, er den samlede tovejsgennemstrømning 256 GB/s. Ifølge planen vil der være kommercielle eksempler 12 til 18 måneder efter offentliggørelsen af standarden, hvilket er omkring 2023, som først skal være på serverplatformen. PCIe 6.0 kommer tidligst ved årets udgang med en båndbredde på 256 GB/s.
Tilbage til selve teknologien, betragtes PCIe 6.0 som den største ændring i PCIe's næsten 20-årige historie. For at være ærlig er PCIe 4.0/5.0 en mindre modifikation af 3.0, såsom 128b/130b-kodningen baseret på NRZ (Non-Return-to-Zero).
PCIe 6.0 er skiftet til PAM4 puls AM-signalering, 1B-1B-kodning. Et enkelt signal kan have fire kodningstilstande (00/01/10/11), hvilket er dobbelt så højt som tidligere, hvilket giver mulighed for en frekvens på op til 30 GHz. Men fordi PAM4-signalet er mere skrøbeligt end NRZ, er det udstyret med en FEC-mekanisme til fremadrettet fejlkorrektion for at korrigere signalfejl i linket og sikre dataintegritet.
Ud over PAM4 og FEC er den sidste store teknologi i PCIe 6.0 brugen af FLIT (Flow Control Unit)-kodning på det logiske niveau. Faktisk er PAM4 og FLIT ikke en ny teknologi, da ultrahurtig Ethernet længe har været anvendt i de 200G+, hvilket PAM4 ikke har opnået i stor skala, da omkostningerne til det fysiske lag er for høje.
Derudover forbliver PCIe 6.0 bagudkompatibel.
PCIe 6.0 fortsætter med at fordoble I/O-båndbredden til 64GT/s i henhold til traditionen, hvilket anvendes på den faktiske PCIe 6.0X1 unidirektionelle båndbredde på 8GB/s, PCIe 6.0×16 unidirektionelle båndbredde på 128GB/s og pcie 6.0×16 todirektionelle båndbredde på 256GB/s. PCIe 4.0 x4 SSD'er, som er meget udbredte i dag, behøver kun PCIe 6.0 x1 for at gøre det.
PCIe 6.0 vil fortsætte den 128b/130b-kodning, der blev introduceret i PCIe 3.0-æraen. Ud over den originale CRC er det interessant at bemærke, at den nye kanalprotokol også understøtter PAM-4-kodningen, der bruges i Ethernet og GDDR6x, og erstatter PCIe 5.0 NRZ. Mere data kan pakkes i en enkelt kanal på samme tid, samt en lav-latency datafejlkorrektionsmekanisme kendt som forward error correction (FEC) for at gøre det muligt og pålideligt at øge båndbredden.
Mange mennesker stiller måske spørgsmålstegn ved, om PCIe 3.0-båndbredden ofte ikke udnyttes fuldt ud, og hvad er PCIe 6.0 til nytte? På grund af stigningen i datakrævende applikationer, herunder kunstig intelligens, bliver IO-kanaler med hurtigere transmissionshastigheder i stigende grad en efterspørgsel fra kunder på det professionelle marked. Den høje båndbredde i PCIe 6.0-teknologien kan fuldt ud frigøre ydeevnen af produkter, der kræver høj IO-båndbredde, herunder acceleratorer, maskinlæring og HPC-applikationer. PCI-SIG håber også at drage fordel af den voksende bilindustri, som er et hotspot for halvledere, og PCI-Special Interest Group har dannet en ny PCIe Technology-arbejdsgruppe, der skal fokusere på, hvordan man kan øge udbredelsen af PCIe-teknologi i bilindustrien, da økosystemets øgede efterspørgsel efter båndbredde er tydelig. Men da mikroprocessor, GPU, IO-enhed og datalagring kan tilsluttes datakanalen for at opnå understøttelse af PCIe 6.0-grænsefladen, skal bundkortproducenter være ekstra omhyggelige med at arrangere kabler, der kan håndtere højhastighedssignaler, og chipsetproducenter skal også træffe relevante forberedelser. En talsperson for Intel afviste at sige, hvornår PCIe 6.0-understøttelse vil blive tilføjet til enheder, men bekræftede, at forbruger-Alder Lake og server-side Sapphire Rapids og Ponte Vecchio vil understøtte PCIe 5.0. NVIDIA afviste også at sige, hvornår PCIe 6.0 vil blive introduceret. BlueField-3 Dpus til datacentre understøtter dog allerede PCIe 5.0; PCIe-specifikationen specificerer kun de funktioner, ydeevne og parametre, der skal implementeres på det fysiske lag, men specificerer ikke, hvordan disse skal implementeres. Med andre ord kan producenter designe PCIe-lagets struktur i henhold til deres egne behov og faktiske forhold for at sikre funktionalitet! Kabelproducenter kan spille mere plads!
Opslagstidspunkt: 4. juli 2023
